El futuro de los multicore pasa por la ejecución de órdenes en paralelo
Hace años una marca de neumáticos puso de moda un eslogan que afirmaba que la potencia sin control no tiene sentido. En una línea paralela a esta frase, la industria informática comprendió hace tiempo que no sólo se trata de añadir más y más potencia o más y más máquinas para una tarea, sino que es necesario trabajar también en la gestión de dichas capacidades. Pues bien, parece que hacia allí se encaminan los pasos de los fabricantes de procesadores a la hora de diseñar los chips multinúcleo del futuro.
No se trata sólo de buscar un mayor número de núcleos, sino de dotar a los procesadores de la inteligencia necesaria para gestionar, de la forma más eficiente, estas capacidades.
Al menos esto es de lo que se va a hablar en la californiana universidad de Palo Alto esta semana en la 19ª conferencia anual Hot Chips. De hecho, varias compañías van a mostrar sus avances en lo que se ha venido a denominar tiled architecture o diseño grid, esto es, computación en paralelo.
Cada tile, compuesto por un procesador y un router, es dispuesto al lado de otro para configurar lo que podría verse como el típico mapa de rejilla de una ciudad. Con esto se consigue que las instrucciones salgan y entren de los núcleos gestionadas por los routers permitiendo la ejecución de paralelo de múltiples órdenes sin que ninguna tenga que esperar por otra. Con esta forma de trabajo se reduce también el consumo de energía.
Intel quiere mostrar algunos detalles de un prototipo de 80 núcleos dispuestos en una rejilla de ocho filas y 10 columnas, si bien este diseño tiene la particularidad de permitir mantener en reposo o “despertar” a los diferentes núcleos en el caso de que sea necesario su concurso, lo que reduce el consumo de energía. Es más, este tipo de diseño permite la ejecución de una instrucción de computación y otra de comunicación a la vez, lo que, en opinión de los responsables de este diseño, permite una mayor concurrencia y eficiencia, porque no se emplea el doble de tiempo para ejecutar la instrucción y comunicar la petición o el resultado, porque las diferentes instrucciones pueden ejecutarse de forma paralela.
En cuanto a la reducción de consumo, podríamos estar hablando de un descenso de entre dos y cinco veces, reduciendo asimismo el consumo en cada tile hasta siete veces.
Por el momento, en el caso de Intel hablamos de un prototipo para el que no hay planes de puesta en el mercado, pero, en cambio, parece que Tilera sí dispone de un diseño de ocho por ocho (64 procesadores) que se va a dar a conocer en la conferencia. Se trataría de un diseño pensado para la distribución de señales de vídeo de alta definición.
Pero no serán los únicos, dado que tanto Nvidia como AMD también podrían mostrar sus avances en este terreno.
De hecho, todos los diseñadores de procesadores están apostando por esta línea de desarrollo, convencidos de que el número de núcleos que pueda llegar a albergar un procesador podría llegar a encontrar algún límite. Sin embargo, no todo es positivo, y el problema podría estar en que el desarrollo de este diseño podría dificultar el trabajo de las aplicaciones con las instrucciones paralelas.
Al menos esto es de lo que se va a hablar en la californiana universidad de Palo Alto esta semana en la 19ª conferencia anual Hot Chips. De hecho, varias compañías van a mostrar sus avances en lo que se ha venido a denominar tiled architecture o diseño grid, esto es, computación en paralelo.
Cada tile, compuesto por un procesador y un router, es dispuesto al lado de otro para configurar lo que podría verse como el típico mapa de rejilla de una ciudad. Con esto se consigue que las instrucciones salgan y entren de los núcleos gestionadas por los routers permitiendo la ejecución de paralelo de múltiples órdenes sin que ninguna tenga que esperar por otra. Con esta forma de trabajo se reduce también el consumo de energía.
Intel quiere mostrar algunos detalles de un prototipo de 80 núcleos dispuestos en una rejilla de ocho filas y 10 columnas, si bien este diseño tiene la particularidad de permitir mantener en reposo o “despertar” a los diferentes núcleos en el caso de que sea necesario su concurso, lo que reduce el consumo de energía. Es más, este tipo de diseño permite la ejecución de una instrucción de computación y otra de comunicación a la vez, lo que, en opinión de los responsables de este diseño, permite una mayor concurrencia y eficiencia, porque no se emplea el doble de tiempo para ejecutar la instrucción y comunicar la petición o el resultado, porque las diferentes instrucciones pueden ejecutarse de forma paralela.
En cuanto a la reducción de consumo, podríamos estar hablando de un descenso de entre dos y cinco veces, reduciendo asimismo el consumo en cada tile hasta siete veces.
Por el momento, en el caso de Intel hablamos de un prototipo para el que no hay planes de puesta en el mercado, pero, en cambio, parece que Tilera sí dispone de un diseño de ocho por ocho (64 procesadores) que se va a dar a conocer en la conferencia. Se trataría de un diseño pensado para la distribución de señales de vídeo de alta definición.
Pero no serán los únicos, dado que tanto Nvidia como AMD también podrían mostrar sus avances en este terreno.
De hecho, todos los diseñadores de procesadores están apostando por esta línea de desarrollo, convencidos de que el número de núcleos que pueda llegar a albergar un procesador podría llegar a encontrar algún límite. Sin embargo, no todo es positivo, y el problema podría estar en que el desarrollo de este diseño podría dificultar el trabajo de las aplicaciones con las instrucciones paralelas.
